FIR Filter
MS1040
MS1040は、任意特性の適応FIRフィルタであり、クロックに同期してデータが逐次入力されるタイプのFIRフィルタであれば、どのようなフィルタにも適用可能なIP製品です。弊社独自の縮小技術であるSpinor®により、このような特徴を持つFIRフィルタとしては、RTLレベルにおいて世界最小規模のゲート数・世界最小クラスの遅延・世界最小クラスの消費電力を達成しています。
貴社要求仕様に基づき設計変更する場合も、弊社にて速やかに対応いたします。
・リアルタイムクロックで演算できる高速タイプのFIRフィルタです。
・係数、タップ数、ビット幅、精度は任意。係数は動的に変更可能です。
・ゲート数においても、レイアウト後の面積としても世界最小規模となっております。
・低消費電力機器内各ブロック、高速画像処理回路、高速通信回路、音声処理回路等に最適です。
・提供形態： Verilogソースコード （図３のように論理合成確認済み）、テストベンチ、テストベクタ。
図１ ブロック図
１．タップ入力、係数入力、フィルタ出力はすべて２の補数表現による整数です。
２．タップ入力は1クロックに1タップ分ずつ入力します。
３．係数入力は、フィルタ計算中はタップ数分一斉に与え続けます。
４．リセットは非同期です。リセットをかけると、回路内部のタップ入力はすべて０に初期化されます。
５．フィルタ出力は正規化しない値が出ます。
つまり、タップ数をＮ、タップ数分のタップ入力を入力順にX[0]、X[1]、・・・X[N-1]とし、係数入力を
ブロック図の上からK[0]、K[1]、・・・、K[N-1]とし、フィルタ出力をYとしたときに、次の式でYは表されます。
Y＝X[N-1]×K[0]＋X[N-2]×K[1]＋・・・＋X[1]×K[N-2]＋X[0]×K[N-1]
６．有効なフィルタ出力は、タップ数分の入力が完了してから3クロック目以降に開始されます。
詳しくは下のタイミングチャートをご覧ください。
図２ タイミングチャート
例として、128タップ、16ビット幅、クロック同期式の任意係数FIRフィルタの場合の回路規模を図３に示します。
（回路規模は遅延制限値により図３のように異なります。貴社要求仕様に応じて選択可能です）
なお、タップ数が増えるに従い、従来設計回路と比較して、ゲート数削減率はさらに大きくなります。
● 環境
Synopsys社Design Compiler
Version A-2007.12-SP2
Library ARTISAN TSMC 90nm Gen.
● 論理合成条件
１．遅延制限（図３）
２．最大ファンアウト制限値： なし
３．ゼロワイヤーロード
４．動作環境条件： Slow
図３ 回路規模と遅延
注）Gate 数は2 入力NAND 換算の個数
